Требуемый опыт работы: 3–6 лет
Полная занятость, полный день
Обязанности:— составление плана тестирования для модулей аппаратуры FPGA/ASIC;
— функциональное тестирование отдельных модулей и всего изделия в сборе на SystemVerilog по методологии UVM;
— проработка алгоритмов, написание кода и отладка программного обеспечения для модулей аппаратуры FPGA/ASIC;
— изменение функциональности разработанного ранее программного обеспечения, поддержка существующего программного обеспечения
Требования:— высшее техническое образование;
— опыт работы не менее 3 лет;
— уверенное, практическое владение языком описания аппаратуры Verilog/System Verilog или VHDL;
— навык практического опыта работы с методологией тестирования аппаратуры UVM;
— опыт программирования на языке C/C++;
— знание сред проектирования ModelSim/QuestaSim или аналогичных;
— навыки использования систем контроля версий;
— умение читать электрические принципиальные схемы, техническую документацию.
Дополнительные профессиональные навыки:
— уверенный пользователь ПК (офисное программное обеспечение);
— знание сред проектирования Vivado/Intel Quartus II приветствуется;
— знание Cadence Design Systems для ASIC приветствуется;
— технический английский
Условия:— официальное трудоустройство и соблюдение ТК РФ (трудовой договор, оплата больничных листов, отпуск);
— график работы 5/2, есть возможность использования гибкого начала рабочего дня;
— полностью «белая» заработная плата, стабильные выплаты по определенным числам;
— на время работы в организации осуществляется бронирование
— ДМС